【CNMO科技音信】三星电子正加快鞭策面向AI数据中心市集的大面积半导体先进封装时间——面板级封装（PLP）的商用化程度。据三星电子半导体封装业务高等工程师Lee Hee-seok在“ASPS 2026半导体封装趋势论坛”上暴露，公司将依托在出动修复限度积蓄的大尺寸面板量产教学，将PLP时间从智高东说念主机、智高东说念主表等出动修复扩展至AI用超大型封装限度。
三星面板级封装（PLP）结构
PLP时间：方形面板替代圆形晶圆，坐褥扫尾莳植5倍以上
FO-PLP（扇出型面板级封装）是在方形面板上进行芯片封装的时间。与传统圆形晶圆上的FO-WLP（扇出型晶圆级封装）比拟，PLP的最大上风在于坐褥扫尾的权臣莳植——圆形晶圆在切割芯少顷边际部分会被猝然，而方形面板在结构上险些不存在边际猝然。据业界统计，以12英寸（300mm）晶圆为基准，PLP格式频繁可产出5倍以上的芯片。
三星电子此前已将该时间哄骗于Google Pixel手机的部分出动哄骗处理器（AP）封装，以及Galaxy Watch的Exynos W1000可一稔AP。这些家具均基于415×510mm的大尺寸面板坐褥。
面板尺寸之争：三星415×510mm vs 台积电310×310mm
在PLP面板尺寸的聘请上，三星与台积电走出了判然不同的门道。台积电正在鞭策的FO-PLP面板尺寸为310×310mm，盘算2027年试产，2028年下半年竣事商用化。而三星电子将络续沿用其已在出动修复量产中考证的415×510mm面板。
从面积对比来看，台积电的310×310mm面板面积约为96,100mm²，而三星的415×510mm面板面积约为211,650mm²，三星的面板面积是台积电的2.2倍。
表面上，面板越大，单次可封装更多芯片，坐褥扫尾更高。但大尺寸面板也靠近翘曲（warpage）、厚度均匀性、面板合座位置瞄准等良率适度难题。尤其是在AI业绩用具半导体封装中，封装自身尺寸更大，需要集成多个逻辑芯片和高带宽存储器（HBM），时间难度远超智高东说念主机用PLP。
三星电子的计谋是，依托在415×510mm大尺寸面板上积蓄的工艺教学和基础武艺，将大面积封装时间从出动修复蔓延至AI业绩器市集。Lee Hee-seok在论坛上示意：“三星电子将络续沿用该尺寸，台积电展望2028年阁下量产，咱们展望也在附进的时间点。”
玻璃基板：2029-2030年有望商用
针对AI半导体快速大型化的趋势，三星电子也在执续鞭策玻璃基板等下一代封装时间的研发。玻璃比拟传统有机材料在尺寸放心性上更具上风，热蔓延统统这个词可缓助至接近硅的水平，有助于适度大型封装的翘曲表情。
Lee Hee-seok对玻璃基板的商用化时间表给出预测：“个东说念主觉得最快可能在2029年出现，但2030年阁下可能更为试验。跟着封装尺寸不停增大，尺寸管制越来越贫瘠，玻璃基板有望成为克服这些挑战的灵验决策。”
搀杂键合：将通顺间距压缩至10μm以下
在封装大型化的同期，三星也在鞭策垂直主义的高密度集成时间开拓，其中搀杂键合（Hybrid Copper Bonding, HCB） 是代表性时间。
HBM由多个DRAM die垂直堆叠，通过硅通孔（TSV）和微凸块竣事层间通顺。堆叠层数越多，合座封装高度越大，散热问题日益凸起。搀杂键合时间跳过微凸块，通过铜pad平直对接竣事芯片间通顺。Lee Hee-seok示意，微凸块决策的通顺间距约为20~25μm，而搀杂键合可将间距压缩至10μm以下，在换取堆叠层数下跌低合座厚度，改善热特质并莳植电气性能。
逻辑“上移”：重构HBM堆叠结构改善散热
三星还在探索通过搀杂键合更正HBM堆叠结构的可能性——将逻辑芯片从底部移至HBM堆叠的最顶部。传统HBM结构为逻辑芯片在最底部，DRAM die挨次朝上堆叠；若将逻辑芯片上移，在微凸块决策下会因供电和信号通顺需相当TSV而引入新的瓶颈。但在搀杂键合下，由于堆叠厚度已大幅缩减，逻辑上移后可缩小供电旅途，同期优化散热旅途。
Lee Hee-seok指出：“搀杂键合不仅能把通顺间距从20~25μm缩减到10μm以下赌钱赚钱app，还会为HBM封装的结构立异提供更多可能性，包括逻辑芯片顶部布局决策。”